VHDL offers several advantages to t

VHDL offers several advantages to the system level designer.Some of them are Standard language Fully expressive language Hierarchical Configurable Tool availability Consistency and completeness checks automatic Tight coupling to lower levels of design Supports hybrid modeling Portable Disadvantages VHDL is verbose, complicated and confusing Many different ways of saying the same thing Constructs that have similar purpose have very different syntax (case vs.
select) Constructs that have similar syntax have very different semantics (variables vs signals) Hardware that is synthesized is not always obvious (when is a signal a flip-flop vs latch vs combinational)

Hasil (Bahasa Indonesia) 2:

VHDL menawarkan beberapa keuntungan ke designer.Some tingkat sistem dari mereka adalah bahasa standar kopling ketat bahasa ekspresif Sepenuhnya hirarkis Dikonfigurasi Alat ketersediaan Konsistensi dan kelengkapan pemeriksaan otomatis untuk tingkat yang lebih rendah dari desain Mendukung model hybrid Kekurangan Portabel VHDL verbose, rumit dan membingungkan Banyak cara yang berbeda untuk mengatakan Constructs hal yang sama yang memiliki tujuan yang sama memiliki sintaks yang sangat berbeda (kasus vs
pilih) Constructs yang memiliki sintaks mirip memiliki semantik yang sangat berbeda (variabel vs sinyal) Hardware yang disintesis tidak selalu jelas (kapan sinyal Flip sebuah flop vs latch vs kombinasional)